一种III‑V族半导体MOSHEMT器件及其制备方法

本发明公开了一种III-V族半导体MOSHEMT器件及其制备方法，其组分渐变缓冲层能够降低III-V半导体之间的晶格失配，减少位错引进的缺陷。

同时，该器件结构不仅降低了MOS界面态密度，并且通过对外延材料采用高In组分In0.7Ga0.3As/In0.6Ga0.4As/In0.5Ga0.5As复合沟道设计，以及势垒层和缓冲层平面处的双掺杂设计，充分提高了2-DEG（二维电子气）的浓度与电子迁移率，降低了沟道的方块电阻。

本发明具有以下特点：二维电子气浓度高、沟道电子迁移率大、器件特征频率和振荡频率高，以及制造工艺简单易于实现。

本发明公开一种III‑V族半导体MOSHEMT器件及其制备方法，其组分渐变缓冲层降低III‑V半导体之间晶格失配，减少位错引进的缺陷。

同时该器件结构不仅降低MOS界面态密度，并且通过对外延材料采用高In组分In0.7Ga0.3As/In0.6Ga0.4As/In0.5Ga0.5As复合沟道设计以及势垒层和缓冲层平面处的双掺杂设计充分的提高了2‑DEG的浓度与电子迁移率，降低了沟道的方块电阻。

本发明具有二维电子气浓度高、沟道电子迁移率大、器件特征频率和振荡频率高和制造工艺简单易于实现等特点。