一种超高频雷达系统高稳定时钟网络

本实用新型提供一种超高频雷达系统高稳定时钟网络，其结构包括以下组件：

1. 高稳定温补晶振
2. 数字锁相环（DSPLL）模块
3. 低抖动时钟扇出模块
4. 普通晶振
5. FPGA

具体工作原理如下：

• 高稳定温补晶振产生低抖动的10MHz时钟源，该时钟源作为DSPLL的参考时钟。
• DSPLL模块通过倍频产生两路时钟，分别为983.04MHz和81.92MHz。
• 其中，983.04MHz时钟直接作为数字信号源的参考时钟。
• 81.92MHz时钟经过时钟扇出模块后，得到9路同频同相时钟，这些时钟分别作为8路模数转换模块和FPGA的时钟。

此外，还利用FPGA内部的PLL生成10MHz时钟输出，作为USB模块的参考时钟。内部PLL的参考时钟来源于普通50MHz晶振。

本实用新型的设计特点在于：

• 参考时钟全部来源于同一块高稳定度温补晶振。
• 通过数字锁相环产生各个模块所需的频率，有效提高了系统的相位稳定度。
• 整个时钟系统结构简单明了，易于实现。

本实用新型提供一种超高频雷达系统高稳定时钟网络，包括高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA；温补晶振产生低抖动10MHz时钟源作为DSPLL的参考时钟，DSPLL倍频产生983.04MHz和81.92Mhz两路时钟，983.04Mhz时钟直接作为数字信号源的参考时钟，81.92Mhz时钟经过时钟扇出模块后得到9路同频同相时钟分别作为8路模数转换模块和FPGA时钟；同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。本实用新型的参考时钟全部来源于同一块高稳定度温补晶振，利用数字锁相环来产生各个模块所需频率，大大改善了系统的相位稳定度，整个时钟系统简单明了，易于实现。